RISC-V 五级流水线 CPU 设计

使用 SystemVerilog 设计五级流水线 CPU，设计功能包括基础指令集、CSR 特权寄存器以及特权指令集、MMU 以及中断与异常的处理操作。

该项目在计算机组成原理（H）课程中获得 A+ 成绩。

本项目的源代码托管在 GitHub 仓库。

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